A IBM apresentou, nesta quinta-feira (25), uma nova tecnologia de chip sub-1 nanômetro (nm) baseada na arquitetura tridimensional Nanostack. O avanço marca uma nova etapa para a indústria de semicondutores, que já enfrenta limites físicos para manter a redução de componentes pelos métodos tradicionais.
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A solução usa um nó de 0,7 nanômetro, também chamado de 7 angstroms. O número, vale destacar, atualmente indica uma geração tecnológica de fabricação, e não necessariamente uma medida física literal de cada parte do chip.
Ao todo, o componente integra quase 100 bilhões de transistores em uma área do tamanho de uma unha. A densidade é quase o dobro da tecnologia de 2 nm anunciada pela IBM em 2021.
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Com a nova tecnologia, a promessa é entregar chips mais potentes e eficientes para aplicações como inteligência artificial generativa, infraestrutura de nuvem e dispositivos eletrônicos de próxima geração.
A IBM afirma que a abordagem pode oferecer até 50% mais desempenho ou 70% mais eficiência energética em comparação com seu nó de 2 nm.
“Tudo isso importa porque os semicondutores são a base da vida moderna, alimentando desde sistemas de IA e infraestrutura de nuvem até dispositivos, redes e sistemas críticos dos quais a sociedade e as empresas dependem todos os dias”, afirmou o diretor da IBM Research e IBM Fellow, Jay Gambetta.
Como funciona a arquitetura Nanostack
A estreia da arquitetura dá sequência à busca por alternativas para contornar contornar os limites físicos da redução de componentes. Nesse contexto, recentemente, a Huawei apresentou a sua nova abordagem para desenvolvimento de chips, conhecida como Lei Tau.
“Quando ouço pessoas da indústria de semicondutores dizendo que algo está chegando ao fim, isso não significa que o progresso vai parar. Na verdade, significa que a tecnologia chegou a um ponto em que precisamos de um novo paradigma”, disse o vice-presidente de P&D em Tecnologia de Semicondutores da IBM, Huiming Bu.
No caso da Nanostack, a principal mudança está na forma como os transistores são organizados. Em vez de depender apenas da redução dos componentes em uma superfície plana, a arquitetura empilha transistores verticalmente para criar uma estrutura tridimensional.
Segundo a IBM, cada nanosheet usado na estrutura tem cerca de 5 nm de espessura, o equivalente a aproximadamente 15 átomos de silício.
A técnica permite acomodar mais transistores no mesmo espaço e usar diferentes combinações de materiais em cada camada. Assim, os engenheiros podem otimizar desempenho e consumo de energia de forma mais independente em partes distintas do chip.
A IBM afirma que a tecnologia foi validada experimentalmente e que os testes indicam operação funcional em estruturas CMOS.
Outro ganho citado pela empresa é o avanço de 40% na escalabilidade da SRAM, memória usada dentro dos processadores. Segundo a companhia, esse fator pode ajudar em cargas de trabalho com grande demanda de dados, como aplicações de IA.
Apesar do anúncio, ainda não há um chip que utilize a nova arquitetura no mercado. A expectativa da IBM é que os primeiros componentes com a tecnologia sejam produzidos nos próximos cinco anos.
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